华为提出“韬定律”，试图用芯片设计和系统架构创新对冲先进制程瓶颈。
原文标题：中国首次提出半导体演进新原则：华为“韬定律”5 年内冲刺等效1.4nm制程，麒麟、昇腾将先后落地量产
原文作者：AI前线
冷月清谈：
怜星夜思：
2、“等效 1.4nm”这种说法应该怎么理解？它是技术突破，还是一种宣传口径？
3、华为提出“韬定律”，对国产半导体产业链最大的启发是什么？
4、首发逻辑折叠的麒麟芯片如果量产，普通用户最应该关注哪些实际体验？
原文内容
“我们采用的是全球最先进的制程工艺”，每年的苹果 iPhone 发布会上，库克总要把这句话挂在嘴边。
潜台词很清楚：先进制程 = 更小晶体管 = 更快更省电。然而，随着芯片迭代节奏不断加速、物理制程逼近极限，统治行业超过半个世纪“摩尔定律”也开始穷途末路，尤其在半导体先进制程受阻的中国市场。
现在，华为硬生生蹚出了一条新路子。
今天（5 月 25 日），在 IEEE 国际电路系统研讨会（ISCAS 2026）上，华为董事、半导体业务部总裁何庭波发表主旨演讲，正式提出半导体演进新原则：“韬（τ）定律”：以“时间（τ）缩微”替代传统的“几何缩微”。
《人民日报》对此评价极高，称其为“中国在全球半导体领域首次提出指导产业发展的新原则”。
目前，由何庭波署名的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》已提交至中国科学院科技论文预发布平台，论文详细介绍了“韬（τ）定律”，并展示了两个量产级别的验证案例：
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在移动SoC方面，逻辑折叠技术在相同器件节点下，实现了晶体管密度55%的阶跃式提升，以及41%的能效增益；
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在AI系统方面，由具备内存语义统一总线架构、近封装 Hi-ONE光学I/O，以及edge-to-surface 3D折叠技术共同构成的协同设计技术栈，预计到2035年将实现超过100倍的硬件集成度增长。
此外论文提出，到2030年前后，昇腾990将首次把逻辑折叠技术引入AI加速器领域。
研讨会上，何庭波表示，预计到 2031 年，基于韬定律的高端芯片晶体管密度，将达到国际领先的 1.4nm 等效水平。
而这第一块试金石，将交给今年秋季发布的麒麟新芯片（或为麒麟 9040 系列）。它将首发搭载“逻辑折叠（LogicFolding）”技术，在制程节点不变的情况下，实现晶体管密度与性能的大幅跃升。
何庭波介绍，“韬定律”贯穿从器件、电路、芯片到系统层面的多层级协同优化体系。过去六年，华为已基于该定律成功量产 381 款芯片。
面对先进制程的物理极限与外部封锁，华为这次释放的信号已经很明确：不能只等着制程往前走，芯片设计和系统架构也要成为新的性能杠杆。
过去半个多世纪，半导体行业的基本逻辑都是：把晶体管做小。尺寸越小，同一面积塞下的晶体管数量得越多，芯片就更快、更省电；而且随着量产规模上来，造价还更便宜。
这就是摩尔定律的核心——几何缩微。
台积电、英特尔、三星等 Foundry 龙头，从 28nm、14nm 一路卷到 3nm、2nm 以下。
但现在的问题是，这条路的尽头已经近在咫尺了。
今天主流 2nm 以下工艺制造的晶体管，尺寸已薄至几十个原子量级。继续往下，将面临两道堵死的墙：
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物理墙：量子效应导致严重漏电，电子直接穿透本应关闭的晶体管，控制失效；
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经济墙：制造成本指数级飙升，台积电 2nm 晶圆造价远超 5nm 时代，只有苹果、英伟达等极少数玩家玩得起。
用何庭波的原话就是：“晶体管几何缩微放缓，晶体管成本红利消退”。全球半导体行业面临“物理极限和经济效益的双重挑战”。
而对于华为和中国半导体而言，还有第三道墙：外部限制。2020 年后无法使用台积电先进工艺，2025 年发布麒麟 9030 Pro 之后，华为手机芯片在现有制程条件下已进入性能“饱和区”。
也就是说不换思路，就是死局。韬定律的出现，不能完全称之为华为在先进制程赛道上“跑赢了”，更像是路被堵死后，硬生生蹚出的一条新方向。
“韬”字取自希腊字母“τ”（tau），在电路里，它一个有精确含义的物理量：时间常数，体现信号传播的时延。
任何电路中，信号从 A 点传到 B 点的时间，由导线的电阻（R）和寄生电容（C）决定，公式就是 τ = R × C。τ越大，信号越慢，芯片性能上限越低。
过去，行业靠“几何缩微”降 τ——晶体管做小，导线变短，τ自然下降。
韬定律的核心转变是：不再以“几何尺寸缩小”为圭臬，而是聚焦“时间（τ）缩小”为唯一目标。
通俗来说就是：不管晶体管的物理尺寸，只要能通过设计手段、电路创新、架构优化，把信号传播时延降下去，就等于实现了和先进制程同等甚至更好的效果。
这不是放弃制程追赶，而是把竞争维度从“谁的晶圆厂更先进”，切换到“谁的芯片设计更聪明”——用设计优势补制程短板。
华为把韬定律拆成四个层级：器件层、电路层、芯片层、系统层。每一层都有对应的技术手段来降低 τ。
其中最重磅的是电路层的 “逻辑折叠（LogicFolding）”。
传统芯片的逻辑电路是平铺在一个平面上的。布局紧凑与否，决定了信号走线的长短，也决定了 τ 的大小。平面布局有物理边界，走线越长，延迟越大，密度越低。
何庭波介绍，逻辑折叠不是简单的版图微调，而是基于“自由逻辑设计理念”，将逻辑设计由单层扩展至双层，以缩短关键路径、提升密度。
至于其具体工艺实现和设计细节， 是否和当前的 3D 堆叠、晶圆键合、晶体管垂直堆叠相同，华为目前并未完全展开。
但对应的结果相似：晶体管密度显著提升，电路性能大幅提高，但制程工艺节点本身并没有改变。 今年秋季将发布的麒麟芯片将是这项技术的首次量产落地。
除逻辑折叠外，另外三层的降 τ 的利器也已就位：
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器件层： 优化晶体管和互连的电阻及寄生电容，从物理底层降低 τ
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芯片层：“ 软件、架构、芯片”全栈软硬芯协同设计，降低端到端执行时间
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系统层： 定义灵衢总线（LingQu Bus），重构计算系统互联协议，降低系统通信时延。
其中灵衢总线技术已在去年的 昇腾 384 超节点架构 中落地，也就是重构计算系统互联协议，实现超节点统一内存编址和原生内存语义，降低系统通信时延。
这也是和英伟达的软硬一体的系统级优势看齐，它真正强的早已不是单颗 GPU 的性能，而是 CUDA、NVLink、网络、服务器和软件生态组成的整体系统。
韬定律的底气，不仅来自设计技术突破，更源于华为在半导体全产业链的整体布局。把这张产业地图摊开来看，才能更清晰地看懂华为背后的实力：
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设计侧（华为主体）：麒麟、昇腾、鲲鹏三条自研芯片线并行，且联合国内厂商完成 14nm 以上 EDA 工具验证，打通关键软件环节。
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设备侧（新凯来）：前身为华为 2012 实验室“星光工程部”，2022 年独立，背后有深圳国资委支持。2025 年 SEMICON China 上，一口气展出 31 款以中国名山命名的半导体设备，覆盖外延、刻蚀、沉积全流程；同年 9 月在手订单破 100 亿，覆盖国内 80% 主流晶圆厂。
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工具侧（启云方）：新凯来子公司，2025 年发布两款完全自主知识产权的国产 EDA 软件（原理图和 PCB 设计），性能较国际标杆提升 30%，开发周期缩短 40%。
也就是说，华为目前已基本完成 半导体领域“设计—制造—工具”的自主闭环布局：设计端用韬定律绕开极致制程依赖，制造端用新凯来补齐设备短板，工具端用启云方推进 EDA 国产化。
不可否认，光刻机仍是最大缺口，制程差距客观存在，但华为的韬定律也提供了一种全新的可能性：如果设计、架构和系统能力的整合，能够持续抵消一部分制程差距，那么华为就不必把所有希望都押在单一制造节点上。
放眼全球，台积电、英特尔、三星依然在“缩小制程”的老路上狂奔：台积电 2nm 下半年量产，1.4nm 预计 2027 年试产；英特尔 18A 今年量产，誓夺制程领导权。
这条路依然有效，但门槛已高到只剩两三家玩家。华为韬定律的破局意义在于：在“谁的晶圆厂更先进”的重资产竞赛里，开辟出一条“谁的芯片设计更聪明”的平行赛道。
何庭波放话：“我们的解决方案走得通，走得远。我们新芯片的性能完全可以持续对标另外一条路径。”
过去六年，华为基于韬定律已量产 381 款芯片；2027 年后将走向多层全面折叠；2031 年目标直指 1.4nm 等效。
但所有的宏大叙事，最终都要落在一个具体的锚点上：几个月后，首发逻辑折叠技术的麒麟 9040 芯片上。
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